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新 闻①： 下一代CFET晶体管密度翻倍，英特尔、台积电和三星展示各自方案在上周的IEEE IEDM会议上，英特尔、台积电（TSMC）和三星 展示 了各自的CFET晶体管方案。堆叠式CFET架构晶体管是将n和p两种MOS器件相互堆叠在一起，未来将取代GAA（Gate-All-Round），成为新一代晶体管设计，以实现密度翻倍。英特尔是首个展示CFET方案的晶圆代工厂，早在2020年就公开了首个早期版本。这次英特尔介绍了CFET制造的最简单电路之一，即反相器的几项改进。CMOS反相器将相同的输入电压发送到堆栈中两个设备的栅，并产生一个逻辑上与输入相反的输出，而且反相器在一个鳍上完成。英特尔同时还将晶体管使用的纳米片数量从2个增加到3个，垂直间隙也从50nm减小到30nm。目前5nm制程节点的栅极间距为50nm，不过这是使用单侧互连的简单FinFET。三星展示的CFET方案里，栅极间距为45/48nm，比起英特尔的60nm要更小。尽管三星的CFET原型里45nm栅极间距版本性能有所下降，但研究人员认为通过对制造过程的优化可以解决这个问题。三星成功之处是能够电气隔离堆叠的n和p两种MOS器件的源和漏，关键步骤是使用一种涉及湿化学品的新型干刻蚀来替代湿法刻蚀。另外与英特尔单个晶体管使用3个纳米片不同，三星是成对晶体管使用单个纳米片。台积电与三星一样，设法将栅极间距控制在48nm，其CFET方案的特点包括一种在顶部和底部晶体管之间形成介电层的新方法，以保持间距。纳米片通常由硅和硅锗的交替层形成，台积电尝试使用硅锗专用刻蚀方法，在释放硅纳米线之前于两个晶体管之间构建隔离层。据了解，CFET技术转化为商业大规模使用大概还需要7到10年的时间，在此之前仍然有许多前期准备工作要完成。原文链接：https://www.expreview.com/91486.html这个CFET是什么呢？其实，这是一种晶体管结构的FET工艺，也就是半导体芯片中晶体管的排布方式。相比于我们常说的5nm、3nm这样的工艺制程，晶体管结构似乎并不受关注，而他实际上是至关重要的。先前我们提到过半导体芯片的“漏电魔咒”，漏电会导致功耗上升温度上升，典型的例子就是FinFET工艺的5nm产品——骁龙888。随着3nm及更先进工艺的出现，GAA-FET已经逐步成为主流，三星也是在这一领域有所突破，缩短了与台积电的差距。而很快，先进的GAA也将成为历史了。三大半导体代工厂商展示的自家下一代的CFET，CFET的晶体管密度会更高，因为其会是堆叠式的排布，与目前的前三代FET工艺都不相同。目前看来，三星展示的方案更具先进性，而Intel看起来要差一些，或许会成为三星进一步提升甚至超越台积电的重要契机。新 闻 ②： 三星与ASML达成协议，获得High-NA EUV光刻设备技术的优先权近年来，ASML站到了世界半导体技术的中心位置。目前ASML有序地执行其路线图，在EUV之后是High-NA EUV技术，ASML正在为客户交付首台High-NA EUV光刻机做准备，预计会在未来几个月内交付。数周前，三星电子会长前往荷兰，与ASML讨论了几项半导体业务。据Sammobile 报道 ，三星已在上周与ASML签署了一项价值1万亿韩元（约合7.7亿美元/人民币54.9亿元）的协议，双方将在韩国京畿道东滩投资建设半导体芯片研究设施，并在那里共同努力改进EUV光刻制造技术。这次三星获得了High-NA EUV光刻设备技术的优先权，有助于确保购入下一代High-NA EUV光刻设备，为其DRAM存储芯片和逻辑芯片的生产创造出优化High-NA EUV技术使用的机会。除了确保2nm芯片制造设备进入韩国，三星更看重的是与ASML建立的合作伙伴关系，以便更好地利用下一代光刻设备。High-NA EUV系统将提供0.55数值孔径，与此前配备0.33数值孔径透镜的EUV系统相比，精度会有所提高，可以实现更高分辨率的图案化，以实现更小的晶体管特征，同时每小时能生产超过200片晶圆。此前英特尔已 宣布 购买业界首个TWINSCAN EXE:5200系统，计划从2025年使用High-NA EUV进行生产。据了解，ASML计划明年生产10台High-NA EUV系统，其中英特尔已购入了6台。有 消息 称，台积电计划在2024年引入High-NA EUV系统，为2025年末2nm工艺进入大批量生产做好准备。ASML打算未来几年内，将High-NA EUV系统的年产量提升至20台。原文链接：https://www.expreview.com/91498.html另外，有了先进的晶体管结构工艺，也需要有先进的工艺制程，最先进的光刻机就是这一方面的基本保证了。最新消息称三星获得了High-NA EUV光刻设备技术的优先权，或许会成为最早使用High-NA EUV光刻机的半导体代工厂商。这里的High-NA EUV指的是紫外光的波长，目前主流的光刻设备是DUV和EUV，而在5nm及更先进工艺上，已经完全是精度更高波长更短的EUV的天下了。而High-NA EUV在精度、波长已经能量级数上都比目前的EUV光刻机要更强，是探索更先进工艺制程的必须品。如今三星拿下优先权，或许也会是崛起的契机，也看得出三星到底为了重振半导体代工业务付出了多少。新 闻 ③ ： 英特尔CEO称Intel 18A优于台积电N2工艺，量产时间也更早英特尔几乎将赌注都压在了快速推进制程节点上，毕竟按照公布的工艺路线图，需要完成“四年五个制程节点”的计划，这将直接影响英特尔代工服务（IFS）未来业务的拓展。英特尔准备将Intel 18/20A推向市场，希望能重新夺回半导体制造技术的领先地位。近日，英特尔首席执行官帕特-基尔辛格（Pat Gelsinger）接受了媒体的 采访 ，认为“Intel 18A比台积电N2工艺更好一些”。原因是Intel 18A工艺采用了RibbonFET全环绕栅极晶体管和PowerVia背面供电技术，比竞争对手领先好几年，能为芯片提供了更好的面积效率，这意味着更低的成本、更好的供电和更高的性能。此外，帕特-基尔辛格还暗示N2工艺太贵了，Intel 18/20A有机会从寻求更高成本效益的客户那里获得订单。按照英特尔新的说法，采用Intel 18A工艺制造的芯片将会在2024年第一季度出现，首批量产产品会在2024年下半年上市。相比之下，台积电的N2工艺要等到2025年下半年才量产，理论上英特尔在时间上还要领先一年。虽然台积电在N2工艺上引入了GAA架构晶体管，但仍然采用传统的供电技术，因此在英特尔看来技术上并不如Intel 18A工艺。当然，台积电并不认同这种说法。明年台积电将带来N3P工艺，将提供与Intel 18A相当的能效、性能和晶体管密度，而下一代的N2更是全面优于N3P和Intel 18A工艺。Intel这边则是另辟蹊径来进步，不过目前，18A能匹敌2nm也只是Intel一方的说法，毕竟不管是Intel的18A工艺还是台积电的N2，目前都还没有流片。Intel认为，自家的18A工艺采用了先进的RibbonFET晶体管结构以及背面供电，这将带来更大的优势。RibbonFET是Intel自己改进的全环绕栅晶体管结构，与背面供电技术是相结合使用的，看起来应该是GAA-FET的某种魔改或者变体，仍属于第三代晶体管结构。不知道这工艺相比传统GAA有多大提升，能令Intel拥有这样的信心，希望不要是虚假的信心吧。文章转载自网络（链接如上）。文章出现的任何图片，标志均属于其合法持有人；本文仅作传递信息之用。如有侵权可在本文内留言。引用文章内容与观点不代表电脑吧评测室观点。